科技论文基于CPLD 的数字示波器设计

发布时间：2016-04-26

　　本篇科技论文研究基于CPLD 的数字示波器设计，《仪器仪表学报》(月刊)创刊于1980年，是中国科协主管、中国仪器仪表学会主办，中国仪器仪表学科最具影响力的学术性刊物。它所刊登的论文代表了中国仪器仪表学科的最高学术水平，反映仪器仪表学科的前沿、研究热点，标志中国仪器仪表学科的发展方向;《仪器仪表学报》是中国仪器仪表学科和相关领域科学家探索新理论、新技术的平台，是培养和发现仪器仪表学科人才的基地，是不同学派、不同学术观点“百家争鸣”的园地，其论文是评价科技研究人员学术水平的重要依据，是国家制定仪器仪表学科发展战略的主要参考之一。

　　在仪器仪表和测量领域中，示波器扮演着非常重要的角色。测量领域中对测量仪器的要求越来越高，传统的模拟示波器存在很多的不足，比如功能单一、精度比较低等等，已经不能满足科研领域的应用。近年来，数字存储示波器开始被广泛应用。市场上的数字示波器虽然可以大大提高测量精度，但是存在价格贵、携带不方便、不能实现在线升级等缺点，为了解决这些问题，文章提出了使用 CPLD 开发数字存储示波器，可以把整个系统集成到 CPLD 芯片上，在大大降低成本的同时，还具有测量精度高、携带方便和可在线升级的优点。

　　1 系统总设计

　　数字示波器系统主要由 SOPC 系统、ADC 模块、时钟产生模块等组成，系统数据输入和显示控制由按键系统完成，测试结果的输出通过液晶显示模块TFT 进行显示。CPLD 模块主要完成数据的存储和处理。控制器选用 MSP430 单片机，其主要的功能是控制信号调理模块，另外还控制按键输入和A / D转换。

　　2 系统硬件设计

　　2. 1 时钟分频电路设计

　　根据数字示波器的测量需要，数据采集系统需要的测量范围是非常宽的，所以通过 CPLD 设计了分频器，这样就可以根据需要很好地采样频率，也就是采集 到 的 数 据 非 常 准 确。此 模 块 是 在 软 件Quartus Ⅱ环境下通过 VHDL 语言编写完成。此模块能对 100MHz 的时钟信号进行分频，这样就可以很好的满足 ADC 采集的需要。

　　2. 2 FIFO 模块设计

　　此模 块 在 CPLD 芯 片 上 进 行 设 计，软 件Quartus Ⅱ环境下通过 VHDL 语言编写完成。FIFO的存储量是 1024B。此模块主要是把 ADC 采集的数据进行存储。在 ADC 系统开始采集时，此系统就可以进行存储数据。

　　3 系统软件设计

　　整个系统在软件 Quartus Ⅱ环境下通过 VHDL语言编写完成，整个系统主要完成的任务是人机交换、信息提示、系统启动和系统复位。此系统主要由时钟产生系统、TFT 系统等构成。

　　4 测试结果和结论

　　4. 1 测试结果

　　测量输入的标准噪声的峰 - 峰值是 1.72mV。100kHz 方波信号的电压值是 0. 308V，测量的误差是0. 69% 。

　　4. 2 结论

　　此数字示波器系统通过 CPLD 实现，整个系统的数据存储和处理都是通过一个 CPLD 芯片完成。测试结果表明，测量数据误差小，整个示波器体积小，具有很好的应用空间。